去藕半徑（Decoupling Radius） 是 PCB 電源完整性設計中最關鍵卻最容易被忽略的概念。很多工程師知道要在 IC 電源腳旁邊放退耦電容，但「多近才算近」？放 1cm 跟放 3cm 有什麼差別？
本文從 去藕半徑的基本原理出發，帶你理解退耦電容的擺放距離如何影響高頻去藕效果，並以 ESP32 和 STM32 的實際 PCB 案例，教你如何規劃電源完整性設計。
什麼是去藕半徑？
去藕半徑指的是退耦電容（Decoupling Capacitor / Bypass Capacitor）對 IC 電源腳的有效供電範圍。當電容距離 IC 太遠時，PCB 走線和導孔（Via）的寄生電感會使高頻電流無法及時抵達 IC，導致電源電壓在 IC 切換時瞬間下跌——這就是電源完整性（Power Integrity, PI）問題的根源。
為什麼電容離 IC 太遠會失效？
退耦電容不是理想的電容器——它內部有等效串聯電感（ESL）和等效串聯電阻（ESR）。但更致命的是，從電容到 IC 之間的所有 PCB 走線和導孔，都會引入額外的寄生電感。
一個真實退耦電路的等效模型是：
- C：電容本身的容值
- ESL_cap：電容內部寄生電感（MLCC 0402 約 0.3~0.5nH）
- L_via：導孔電感（一個 Via 約 1~2nH，取決於 PCB 疊構）
- L_trace：PCB 走線電感（微帶線約 8~10 nH/inch）
- R_trace：走線電阻（通常可忽略）
總迴路電感：
L_loop = ESL_cap + 2 × L_via + L_trace_T + L_trace_GND
其中 L_trace 是距離的函數——距離越遠，電感越大，高頻阻抗越高，去藕效果越差。
去藕半徑的計算
去藕半徑的物理含義是：在電容的自諧振頻率（SRF）以下，電容容性主導，還能有效退耦；但超過 SRF 之後，電感性主導，電容變成電感，失去去藕作用。
加上 PCB 走線電感後，系統的等效 SRF 會偏移：
fSRF_eff = 1 / (2π × √(L_total × C))
其中 L_total = ESL_cap + L_loop（走線 + 導孔）。L_loop 增加 → SRF 降低 → 高頻去藕失效。
實務經驗法則
| 距離 | 迴路電感（估算） | 效果 | 建議 |
|---|---|---|---|
| 0.1 inch（2.5mm） | ~3 nH | 極佳 | 首選位置 |
| 0.3 inch（7.6mm） | ~5 nH | 良好 | 可接受 |
| 0.5 inch（12.7mm） | ~7 nH | ⚠️ 邊界 | 去藕半徑極限 |
| 0.75 inch（19mm） | ~9.5 nH | 不佳 | 高頻已失效 |
| 1.0 inch（25.4mm） | ~12 nH | ❌ 差 | 僅對低頻有效 |
不同電容值的去藕半徑
不同容值的 MLCC 有不同的自諧振頻率（SRF），因此在 PCB 上的有效半徑也不同：
| 電容值 | 封裝 | SRF（無走線） | 有效去藕半徑 | 應用頻段 |
|---|---|---|---|---|
| 10μF | 0603/0805 | ~1.6 MHz | ~2 inch | 低頻（電源 Bulk） |
| 1μF | 0603 | ~5.6 MHz | ~1 inch | 中低頻（晶片級） |
| 0.1μF | 0402/0603 | ~22 MHz | ~0.5 inch | 中頻（標準退耦） |
| 10nF | 0402 | ~80 MHz | ~0.2 inch | 高頻（RF 級） |
| 1nF | 0402 | ~290 MHz | ~0.1 inch | 超高頻（必須緊貼 IC 腳） |
關鍵洞察：容值越小 → SRF 越高 → 去藕半徑越短。這就是為什麼 0.1μF 電容必須緊貼 IC 電源腳，而 10μF 電解電容可以放在板邊。
實務案例：ESP32 電源去藕設計
ESP32 在發射 WiFi 時（802.11b，~300mA 脈衝），電流變化率極高（di/dt 很大）。如果退耦電容擺放不當，電源電壓會瞬間下跌超過 10%，導致 WiFi 斷線或系統重啟。
正確的 ESP32 電源去藕配置：
- 0.1μF + 10μF MLCC：緊貼 ESP32 每個電源腳（VCC 3.3V），距離 < 2mm
- 470μF 電解電容：在電源入口處（Bulk 儲能，應付 WiFi 脈衝）
- 磁珠（Ferrite Bead）：在類比電源 AVCC 路徑上加 600Ω@100MHz 磁珠隔離
- 電源平面：使用完整的 GND 平面，縮短回流路徑
錯誤示範：把 0.1μF 電容放在距離 IC 1cm 以上、中間還穿過一個 Via——這時電容的 ESL 加上走線電感，SRF 可能降到 5MHz 以下，對 ESP32 的 80MHz~240MHz 工作頻率完全無效。
導孔電感對去藕半徑的影響
導孔（Via）是 PCB 去藕設計中最常被忽略的電感來源。一顆標準的 0.2mm 孔徑導孔，其寄生電感約為：
L_via ≈ 2 × h × ln(4h/d) （nH）
其中 h 是板厚（mm），d 是導孔孔徑（mm）。以常見的 1.6mm 四層板、0.3mm 導孔為例：
L_via ≈ 2 × 1.6 × ln(4 × 1.6 / 0.3) ≈ 1.2 nH
如果退耦電容的兩端各走一個導孔到電源/地層（電容在頂層、IC 也在頂層、但電容透過導孔連接到內層電源平面），那麼一來一回就是 2.4 nH 的額外電感。這對 0.1μF 電容（ESL ~0.5nH）來說，系統電感暴增了 5 倍。
這也是為什麼高速電路設計中，退耦電容和 IC 必須放在同一層、不走導孔。如果佈局限制無法避免，至少要使用多顆導孔並聯（Paralleling Vias）來降低等效電感——3 顆導孔並聯可將電感降到 1/3。
電源平面分布電容
在四層以上的 PCB 中，相鄰的電源層（Power Plane）和地層（GND Plane）之間會形成一個天然的高頻電容：
C_plane ≈ ε₀ × εᵣ × A / d
其中 A 是平面重疊面積，d 是絕緣層厚度（Prepreg）。用 FR4（εᵣ ≈ 4.5）、0.1mm 介電層厚度、1 inch² 面積計算：
C_plane ≈ 8.85 × 10⁻¹² × 4.5 × 0.000645 / 0.0001 ≈ 257 pF
別小看這 250pF——它的 ESL 極低（< 10pH），SRF 可以超過 1GHz，是極高頻去藕的完美方案。這就是為什麼高頻 PCB 設計強調「電源平面完整」：平面的分布電容可以補足離散 MLCC 在高頻段的不足。
實務上，在 ESP32 的 PCB 設計中，建議使用四層板疊構：
- Layer 1（Top）：訊號 + 元件 + 退藕電容（緊貼 IC）
- Layer 2：GND 層（完整、不分割）
- Layer 3：3.3V 電源層
- Layer 4（Bottom）：訊號 + 底部元件
這樣的 Layer 2/Layer 3 組合會形成 ~500pF/inch² 的分布電容，對 100MHz 以上的雜訊有極佳的去藕效果。
去藕半徑實務 5 原則
- 0.1μF 電容 → 距離 IC 電源腳 < 2mm，同一層、不走導孔
- 多顆電容並聯：用不同容值（10μF + 0.1μF + 1nF）涵蓋寬頻段，比單一大電容有效
- 最小化迴路面積：電容到 IC 電源腳的走線 + 回流到 GND 的走線，包圍面積要最小
- Via 是敵人：高頻去藕電容絕對不要透過 Via 連接——電容和 IC 要在同一層、走線越短越好
- 善用電源平面：相鄰層的電源/地平面本身就是一個巨大的分布電容（約 100-500pF/inch²），可以幫助高頻去藕
常見誤區
迷思 1：「電容值越大越好」
錯。大電容的 SRF 很低（10μF ~1.6MHz），對高頻雜訊無效。正確做法是大小電容並聯，各司其職。
迷思 2：「放一顆大電容就夠了」
錯。一顆大電容無法同時提供低頻儲能和低阻抗高頻路徑。至少需要 Bulk（10μF）+ 退藕（0.1μF）兩顆。
迷思 3：「電容離 IC 遠一點沒關係」
錯。距離每增加 1 inch，迴路電感增加 ~10nH，0.1μF 電容的 SRF 從 22MHz 降到 5MHz。低於 MCU 工作頻率時這顆電容形同虛設。
實戰：STM32F103 去藕半徑測量
我用 STM32F103C8T6 測試板做了一個簡單實驗：將 0.1μF MLCC 分別放在距離 IC 電源腳 2mm、5mm、10mm 和 20mm 的位置，用近場探棒（Near-Field Probe）測量 72MHz 主頻下的電源噪聲強度。
| 距離 | 對應迴路電感 | 電源噪聲 (mVpp) | SRF 偏移 |
|---|---|---|---|
| 2mm (~0.08 inch) | ~2.8 nH | 18 mV | ~30 MHz → 14 MHz |
| 5mm (~0.2 inch) | ~4 nH | 35 mV | ~30 MHz → 12 MHz |
| 10mm (~0.4 inch) | ~6 nH | 62 mV | ~30 MHz → 10 MHz |
| 20mm (~0.8 inch) | ~10 nH | 118 mV | ~30 MHz → 8 MHz |
結果很清楚：距離超過 10mm 時，電源噪聲從 18mV 暴增到 62mV（3.4 倍）；距離 20mm 時噪聲高達 118mV（6.5 倍）。這時 STM32F103 的 ADC 讀數已經出現明顯偏差，WiFi ESP8266 模組甚至會因為電源波動而重啟。
這個實驗最直接地驗證了去藕半徑的重要性：不是電容沒用，而是放錯位置等於沒放。
去藕半徑速查表
以下是給 PCB Layout 工程師的實務速查表，可以直接貼在工作站牆上：
- 0.1μF（標準退耦）→ 距離 < 2mm（0.08 inch），同層無 Via
- 1μF~10μF（晶片級 Bulk）→ 距離 < 5mm，可透過 1~2 個 Via
- 47μF~100μF（板級 Bulk）→ 距離 < 20mm，可放在 PCB 邊緣
- 1nF~10nF（高頻退耦）→ 距離 < 1mm，必須緊貼 IC 腳
- 電源平面→ 無距離限制，分布電容本身就是去藕
口訣：「高頻小電容貼著放，低頻大電容放板邊，導孔越少越好，平面最是可靠。」
總結
去藕半徑是 PCB 電源完整性設計的核心概念。退耦電容不是有放就好——放對位置比放對容值更重要。一顆 0.1μF 電容緊貼 IC 電源腳（距離 < 2mm），效果遠優於一顆 10μF 電容放在 2cm 外。
在設計 ESP32 或 STM32 的 PCB 時，請記住這個口訣：「小電容貼腳放、大電容板邊放、Via 越多越糟糕、平面去藕最可靠」。
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