前言：去耦半徑不是玄學，是「迴路面積」的工程問題
每個學 PCB Layout 的人都聽過這句話：「0.1 µF 要貼著 IC 腳放」。但為什麼？貼多近才算近？放遠一點真的會出事嗎？
這些問題的答案不是靠經驗法則的口耳相傳，而是一個很具體的物理量：迴路電感。電容離 IC 越遠，電流繞的那一圈就越大，電感就跟著變大 —— 而電感一大，這顆電容在高頻就等於不存在。
去耦半徑的本質：迴路面積
IC 在切換瞬間需要一股電流，這股電流從電容出發、經走線進 IC、再從 GND 繞回電容 —— 這一個圈就是迴路。圈越大，電感越大；電感越大，電容的反應就越慢。
所以「去耦半徑」講的其實是：在這個距離內，這顆電容還來得及供電。
為什麼拉遠一點就會失效
關鍵在那條自諧振頻率的式子：f ＝ 1 / (2π × √(L_total × C))。其中 L_total 是電容本身的 ESL 加上走線與導孔的 L_loop。
電容值固定時，L_loop 增加 → SRF 下降。而 SRF 一旦掉到雜訊頻率之下，電容就從「容性」變成「電感性」—— 這時候它不但不濾雜訊，還可能幫倒忙。
原文的數字很具體：0.1 µF 的 SRF 原本是 22 MHz，距離拉遠後掉到 5 MHz。對一顆跑 240 MHz 的 MCU 來說，5 MHz 的電容等於沒放。
距離與電感：實務經驗法則
| 距離 | 迴路電感（估算） | 效果 | 建議 |
|---|---|---|---|
| 0.1 inch（2.5mm） | ~3 nH | 極佳 | 首選位置 |
| 0.3 inch（7.6mm） | ~5 nH | 良好 | 可接受 |
| 0.5 inch（12.7mm） | ~7 nH | ⚠️ 邊界 | 去藕半徑極限 |
| 0.75 inch（19mm） | ~9.5 nH | 不佳 | 高頻已失效 |
| 1.0 inch（25.4mm） | ~12 nH | ❌ 差 | 僅對低頻有效 |
這張表可以當作 Layout 的驗收標準：0.1 inch 是首選，0.5 inch 就是極限，超過 0.75 inch 高頻就失效了。
實務上的換算更好用：距離每增加 1 inch，迴路電感大約多 10 nH。
不同容值，有不同的有效半徑
| 電容值 | 封裝 | SRF（無走線） | 有效去藕半徑 | 應用頻段 |
|---|---|---|---|---|
| 10μF | 0603/0805 | ~1.6 MHz | ~2 inch | 低頻（電源 Bulk） |
| 1μF | 0603 | ~5.6 MHz | ~1 inch | 中低頻（晶片級） |
| 0.1μF | 0402/0603 | ~22 MHz | ~0.5 inch | 中頻（標準退耦） |
| 10nF | 0402 | ~80 MHz | ~0.2 inch | 高頻（RF 級） |
| 1nF | 0402 | ~290 MHz | ~0.1 inch | 超高頻（必須緊貼 IC 腳） |
這張表是全篇最重要的一張。它解釋了兩個常見現象：
- 為什麼 0.1 µF 要貼著 IC 腳：它的 SRF 是 22 MHz，有效半徑只有約 0.5 inch
- 為什麼大電容可以放板邊：10 µF 的 SRF 只有 1.6 MHz，它本來就只負責低頻的儲能
換句話說：不同容值的電容負責不同頻段，擺放位置也該跟著不同。這也是下一節「多顆並聯」的理論基礎。
兩個實體細節：導孔與電源平面
導孔（Via）對高頻去耦是負面的。一顆 0.1 µF 電容如果靠兩個導孔接到 IC 的電源平面，那兩個導孔引入的電感可能比電容本身的 ESL 還大 —— 距離變長的等效效果完全一樣。
反過來，電源平面是最好的去耦元件。相鄰兩層的電源與地平面本身就是一個大電容，原文給的數字是每平方英寸約 100~500 pF，而且沒有距離限制、沒有導孔問題。
實務五原則
這五條的順序就是效益排序：先把 0.1 µF 擺對位置，再談多顆並聯，最後才是平面設計。很多板子重刷一次就解決的雜訊問題，其實只差第一條。
三個最常見的迷思
第三個迷思最有殺傷力。很多人為了「讓 Layout 漂亮一點」把退耦電容排成一列整齊的隊伍，結果每顆都離 IC 很遠 —— 畫面乾淨了，電源完整性卻毀了。
Layout 速查表
原文的口訣值得直接背下來：高頻小電容貼著放，低頻大電容放板邊，導孔越少越好，平面最是可靠。
實務案例：ESP32 與 STM32F103
原文拿 STM32F103 實際量測過距離與電源噪聲的關係，數字很直觀：
| 距離 | 對應迴路電感 | 電源噪聲 (mVpp) | SRF 偏移 |
|---|---|---|---|
| 2mm (~0.08 inch) | ~2.8 nH | 18 mV | ~30 MHz → 14 MHz |
| 5mm (~0.2 inch) | ~4 nH | 35 mV | ~30 MHz → 12 MHz |
| 10mm (~0.4 inch) | ~6 nH | 62 mV | ~30 MHz → 10 MHz |
| 20mm (~0.8 inch) | ~10 nH | 118 mV | ~30 MHz → 8 MHz |
把上面的原則套進真實設計，會得到差不多的配置：
- 每顆電源腳一顆 0.1 µF：同層、緊貼、不走導孔，這是不能妥協的一條
- 群組一顆 1 µF~10 µF：負責晶片級的瞬間電流，可以稍微遠一點（< 5 mm）
- 板級一顆 47 µF~100 µF：放在電源入口或板邊，處理低頻波動
- RF 或高速介面另加 1 nF~10 nF：必須貼到 1 mm 以內
如果板子空間真的很擠，記住優先順序：先把高頻那顆擺對，再退而求其次處理大電容。反之永遠是錯的 —— 大電容擺得再漂亮，也救不了高頻的雜訊。
總結
去耦半徑這件事，說穿了只有四個重點：
- 本質是迴路面積：距離越遠，迴路電感越大，SRF 越低
- 容值越小、半徑越短：1 nF 只有約 0.1 inch，0.1 µF 約 0.5 inch
- 導孔是敵人：高頻去耦電容要與 IC 同層、短走線
- 平面最可靠：相鄰的電源／地平面就是最好的高頻去耦
下一次 Layout 時，別急著把零件排整齊 —— 先問自己：這一顆電容到 IC 電源腳的那個圈，夠不夠小？
文章評論